Komhedos 10 Ekim 2015

AND, Half Adder, matlab, VHDL, Xilinx, Xilinx System Generator, XOR, Yarım Toplayıcı

Proje : Xilinx System Generator Kullanılarak Yarım Toplayıcı Tasarımı

Gerekli Olan Yazılım Programlarımız :

XILINX VIVADO
XILINX SYSTEM GENERATOR
MATLAB

Proje Hakkında :

Amacım sizlere “Xilinx” platformu tarafından oluşturulan” FPGA” program yazılımlarını kullanmayı göstermek. Proje algoritmamız şu şekilde oluşacak:

Adım 1 : İlk olarak Vivado programını kullanarak “Yarım Toplayıcı(Half Adder)” oluşturmak için kullanacağımız “XOR” ve “AND” kapıları için HDL kodlarını oluşturmak.

Adım 2 : İkinci olarak “System Generator” programını “MATLAB” uzantısında yapılandırtıktan sonra tasarımımızı oluşturmak. Vivado programında HDL kodlarıyla oluşturduğumuz “XOR” ve “AND” kapılarını “black box” kutularına aktarmak ve “VHDL” koduyla üretmiş olduğumuz kapılarımızın özelliklerini bu kutuda oluşturmaktır.

Adım 3 : Üçüncü olarak ise ; tasarımımızı oluşturduktan sonra çıkışımıza bir grafik okuyucu bağlayarak gözlem yapmak olacaktır.

Adım 1 :

Vivado uygulamasını açtıktan sonra oluşturacağınız projeniz için önünüze birkaç adım dan oluşmak üzere proje kurulumları gelecek. Bu kısımlarda Proje isimlendirmelerinizi ve hangi “FPGA” modülünüzde tasarım yapmak istiyorsanız o modülünüzü seçiniz. Herhangi bir “Design Source” , ” Constraints” ya da “Simulation Source” dosyaları oluşturmadan proje kurulumunu tamamlayın. Daha sonra proje oluşturmanızı tamamladıktan sonra “Design Source” sağ tıklayıp “AND” ve “XOR” kapılarımızı oluşturmamız.

“XOR” ve “AND” dosyalarımızı kodumuzu “VHDL” dilinde yazacağımızdan dolayı “VHDL” türünde seçiyoruz.

“XOR” kapımız için “VHDL” kodumuz :

library ieee;
use ieee.std_logic_1164.all;
entity xorGate is	
port(    A, B : in std_logic;
Sum : out std_logic);
end xorGate;
architecture func of xorGate is 
begin
Sum <= A xor B;
end func;

library ieee;

use ieee.std_logic_1164.all;

entity xorGate is

port( A, B : in std_logic;

Sum : out std_logic);

end xorGate;

architecture func of xorGate is

begin

Sum <= A xor B;

end func;

“AND” kapımız için “VHDL” kodumuz :

library ieee;
use ieee.std_logic_1164.all;
entity andGate is	
port( A, B : in std_logic;
Cout : out std_logic);
end andGate;
architecture func of andGate is 
begin
Cout <= A and B;
end func;

library ieee;

use ieee.std_logic_1164.all;

entity andGate is

port( A, B : in std_logic;

Cout : out std_logic);

end andGate;

architecture func of andGate is

begin

Cout <= A and B;

end func;

İşlemlerimizi tamamladıktan sonra kayıt edip ikinci adıma geçelim .

Adım 2 :

“System Generator” programını “Matlab” için yapılandırtıktan sonra “Matlab” uygulamamızı açalım . “Simulink Library” e tıklayalım ve karşımıza “Simulink Library Browser” karşımıza çıkacak . “File” >> “New” >> “Model” adımlarımızı takip ederek tasarım yapacağımız boş modelimizi oluşturalım.

Ekran görüntüsünde benim oluşturmuş olduğum Yarım Toplayıcı(Half Adder) devresi tasarımını oluşturdum. “Clock” ve “Clock1” yarım toplayıcı da “A” ve “B” birbiriyle yarı period zamanlı çalıştığından dolayı A clock periyodumuzu “4” ve B clock periyodumuzu “2” olarak ayarlayalım.

Daha sonra “Vivado” programında “VHDL” dilinde yazdığımız kapılarımızın kaydettiğimiz dosya ismini “Black Box” kutularımıza aktaracağız.

Oluşturduğumuz modelimizi kesinlikle ve kesinlikle “Vivado” üzerinde oluşturup kaydettiğimiz dosyamız ile aynı uzantıda kaydedelim.

Adım 3 :

Sonuç olarak toplam ve elde sonuçlarımızı gözlemleyip; doğruluğumuzu yapalım.

scope

Bu yazı hakkında ne düşünüyorsun ?

Faydalı ()
Müthiş ()
Normal ()
Gereksiz ()

Bio
Latest Posts

Komhedos

Latest posts by Komhedos (see all)

JEAN-BAPTİSTE JOSEPH FOURİER kimdir? - 20 Şubat 2019
Norbert Wiener Çalışmaları Ve Hayatı - 19 Şubat 2019
Heinrich Friedrich WEBER Hayatı ve Çalışmaları - 18 Şubat 2019
Rudolf Emil KALMAN ve Kalman Filtresi - 14 Şubat 2019
Yarıiletken Elektronik Entegre Nasıl Üretilir ? - 13 Şubat 2019

Xilinx System Generator Kullanılarak Yarım Toplayıcı(Half Adder)Tasarımı